2019年，全球半导体业发生了很多大事，爆出了不少吸引眼球的新闻，同时在半导体制造工艺和封装方面有一些先进技术逐步投入量产，也有新的技术和发展路线图在各个重要的会议上揭晓。

　　下面从外媒eeNews的视角，看一下2019年值得关注的11个半导体新闻事件（2019年的半导体行业出现了多起并购案，但以下的11个新闻事件中，并未将并购作为主要的关注点）。

　　IPnest的市场研究报告显示，2018年，Arm、Imagination和Wave Computing（当时是MIPS的所有者）皇冠体育app免费版,，这几家重要的IP厂商的市场份额都减少了。

　　统计数据显示，在多种因素的综合影响效应下，形成了这一结果，其中包括高端市场的垂直集成，以及RISC-V等。

　　对于IP市场领导者Arm来说，这已经是连续第二年出现市场份额下降的状况。

　　而有降就有升，市场上的赢家是EDA公司Synopsys和Cadence，以及新崛起的Achronix。

　　2018年IP市场规模为36.02亿美元，比2017年增长6％，增速低于前几年。

　　“我们在2018年开始看到，从通用IP（例如CPU，DSP，基础IP）向更多特定应用IP的转变态势。

　　对于CPU或DSP尤其如此，Synopsys、Cadence、Arm和Andes的竞争激烈。

　　” 同样值得注意的是，处理器和物理IP收入在总收入中所占的比例有所下降，而其他数字IP和互连IP却在增长。

　　高端许可证持有者正在改变策略，甚至将其处理器推向家用，以最大程度地降低许可证费用，而较低端的RISC-V开源处理器许可证则越来越受欢迎。

　　同时，在中间层，机器学习和可从其他来源获得的其他专用架构也越来越受欢迎。

　　尽管Arm依然保持着领先地位，但其全球IP市场份额已从50％下降至约44％。

　　台积电在2019年12月举行的国际电子器件会议（IEDM）上有两篇重要论文。

　　第一篇是介绍该公司5nm CMOS技术平台的论文，该平台是使用了极紫外（EUV）光刻技术，进一步确立了台积电全球最先进芯片制造商的地位。

　　5nm CMOS工艺针对移动和高性能计算进行了优化，与该公司的7nm工艺相比，其逻辑密度（1.84x）几乎提高了两倍，速度增益提高了15％，功耗降低了30％。

　　台积电已与其客户进行5nm接触，并且在2019年4月之前已经实现了多种Tape-out，将在1H20实现大批量生产。

　　与7nm工艺相比，台积电能够将EUV光刻技术应用于更多的层，并减少了总的掩模数量。

　　晶体管具有为高迁移率而设计的通道，SRAM可以针对低功耗高性能进行优化。

　　第二篇论文介绍了台积电在22nm FinFET工艺中增加了自旋扭矩传递磁性RAM（STT-MRAM）。

　　STT-MRAM使用磁隧道结（MTJ）将数据存储在磁场中，而不是作为电荷存储，但是这种能力随着温度的升高而降低。

　　这使得STT-MRAM既具有制造挑战性——它是在芯片的互连中制造的，必须能够经受高温焊料回流的影响——并且还必须能应对诸如汽车等对温度有严格要求且具有抵抗外部磁场能力应用的挑战。

　　台积电介绍了一种通用的22nm STT-MRAM技术，该技术可在-40摄氏度至150摄氏度的温度范围内运行，并通过六个焊料回流循环保留数据。

　　它显示出在25℃下以1ppm的错误率具有大于1100 Oe的10年磁场抗扰度，而在封装中则具有小于1ppm的抗磁场性。

　　研究人员说，通过权衡一些回流功能并使用更小的MTJ，可以实现更高的性能，皇冠体育官方网站，例如6ns的读取时间和30ns的写入时间，从而使该过程适用于人工智能推理引擎。

　　全球第三大CMOS图像传感器提供商OmniVision Technologies（豪威科技）被中国公司韦尔股份.以超过20亿美元的价格收购。

　　根据2019年4月发布的德勤半导体报告，该交易于2018年8月发生，该交易金额为21.78亿美元。

　　OmniVision于2015年成为中国公司，当时，这家总部位于加利福尼亚的公司股东批准了由中国财团收购该公司的计划，最终以约19亿美元的价格收购了OmniVision。

　　Dialog Semiconductor与苹果达成了战略合作伙伴关系和技术许可协议，并将某些电源管理知识产权和300名员工转让给了这家消费电子巨头。

　　欧洲无晶圆厂芯片公司Dialog在2018年10月宣布了一项协议，该协议将把其16％的劳动力转移给苹果公司，同时收取三年产品的许可费和预付款。

　　根据交易条款，Dialog将获得总计6亿美元的款项，其中包括苹果公司支付的3亿美元现金，以及用于未来三年交付的Dialo品的3亿美元预付款。

　　Dialog表示，与此同时，它还获得了苹果公司开发和供应其他混合信号集成电路的合同。

　　此前，Dialog高度依赖向苹果销售PMIC，而后者则希望内部开发PMIC。

　　STMicroelectronics（意法半导体，ST）开始在其位于意大利米兰附近的Agrate园区内建立一个用于功率技术的300mm晶圆厂。

　　ST首席执行官Jean-Marc Chery告诉分析师，2019年部分资本支出预算用于在Agrate建立300mm晶圆厂。

　　据悉，第一阶段的建设工作已经开始，相关的建筑物和设施也将竣工，并为2020年准备了一些用于研发的设备。

　　其中之一是扩大碳化硅功率半导体生产的装机容量，并扩大用于射频的氮化镓生产。

　　这方面，该公司对宽带隙化合物的早期投资已经在2018年产生了超过1亿美元的收入，并且有30多个活跃的碳化硅项目，汽车和工业应用遍及全球各地。

　　该计划是让意法半导体保持碳化硅的市场领导者地位，并保持至少30％的市场份额，到2025年，该市场的年收入可能超过30亿美元。

　　意法半导体战略投资的第三阶段是成像传感器技术，这项投资将用于研发工作，以改善用于飞行时间应用和3D传感的传感器性能，并允许与客户合作以实现更大的差异化。

　　英特尔在旧金山举行的国际固态电路会议（ISSCC）上，展示了其22nm FinFET逻辑制造工艺，以及嵌入式非易失性存储器ReRAM。

　　英特尔给出了一个3.6Mbit阵列，该阵列可在低至0.5V的电压下工作，在0.7V的电压下的感测时间为5ns。

　　数十年来，业界对非易失性存储器的许多材料进行了研究，其中包括基于硫族化物的相变存储器，英特尔则将其用于3D XPoint存储器。

　　但是，使用氧空位迁移通过过渡金属氧化物（例如钛氧化物）层制成的存储器是进行逻辑研究的首选。

　　英特尔于2018年12月在IEDM上报道了针对22nm FinFET的嵌入式磁阻RAM（MRAM）。

　　它还展现了英特尔在嵌入式非易失性存储器方面努力与台积电的竞争，台积电于2018年开始提供嵌入式MRAM，在2019年提供嵌入式电阻RAM（ReRAM）方案。

　　根据IMEC的说法，forksheet晶体管可能是FinFET和纳米线晶体管之后的选择。

　　3D混合微缩的项目总监Julien Ryckaert在IMEC技术论坛上讨论了晶体管发展到2nm及之后的潜在路线图。

　　这将领先于基于纳米片和垂直放置的互补FET（CFET），这两个是IMEC先前提出的另一种想法。

　　IMEC预计在1nm处，将采取完全不同的器件概念和新功能，以满足新应用的需求。

　　因此，转向forksheet或CFET进行新一代微型化可能并不经济，也无法为支持性生态系统的开发提供足够的时间。

　　因此，坚持在FinFET上进行不断改进的公司可能会胜过那些使用forksheet或CFET的公司。

　　IMEC在本世纪中叶开始研究堆叠的纳米线和纳米片晶体管，并引起了三星和Globalfoundries的关注。

　　Globalfoundries随后退出了领先的芯片制造竞赛，但三星发布了其首款采用3nm制程的纳米片工艺的物理设计套件。

　　台积电可以说是最先进的芯片制造商，它一直是FinFET的支持者和拥护者，台积电已开始为领先客户提供6nm和5nm工艺的设计工作。

　　英特尔似乎在工艺演进方面遇到了问题，仍在使用14nm FinFET工艺进行制造，到2019年底和2020年初才推出10nm的FinFET处理器。

　　另一个考虑因素是，微型化的极高成本以及摩尔定律的放慢使技术不得不将注意力集中在各种形式的3D堆栈和异构设计上。

　　如果基础设施成熟以支持此功能，则可以低得多的开发成本实现（PPA）改进。

　　Ryckaert将路线图描绘为FinFET转向纳米片FET或全方位栅结构以改善静电和可变栅宽的路线图。

　　然后，纳米片将变为所谓的forksheet，因为这将减少P和N的栅极电容。

　　Ryckaert说，在一次演算中，IMEC已计算出在相同面积上，forksheet的性能要比纳米片提高10％。

　　台积电透露，有望在2021年开始以其SoIC的3D封装系统开始进行chiplet生产。

　　该公司表示，该封装样式在移动和高性能计算领域受到了广泛欢迎，台积电已经向汽车芯片公司提出了询价。

　　根据EDA供应商Cadence的说法，SoIC制造/封装方法非常适用于5G，AI，IoT和汽车应用。

　　CoWoS利用了硅通孔（TSV），这是一种高性能的选择，但是其费用高昂。

　　SoIC是一种多芯片堆叠技术，可以与使用10nm或更精细制造工艺制造的芯片一起使用。

　　没有引线键合意味着较小的管芯可以彼此靠近放置在较大的管芯或硅中介层上。

　　chiplet方法的普及可能取决于接口的标准化，以便可以将已知良好的芯片（KGD）放置在库中，然后使用芯片对芯片的键合选择进行组装。

　　Cadence宣布台积电已经对其EDA工具进行了验证，认为该工具适用于设计SoIC。

　　全套的Cadence数字和签收、定制/模拟以及IC封装和PCB分析工具已针对台积电的SoIC芯片堆叠技术进行了优化。

　　同时，Ansys和Synopsys的工具和设计平台也已通过SoIC芯片堆叠技术认证。

　　*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

　　FPGA｜TDDI｜台积电｜华为｜激光雷达｜IBM｜AMD｜2019半导体盘点